Inverter 썸네일형 리스트형 2주차 : Data Flow vs Structural (Inverter 설계) 1. Verilog(RTL) 코드2. Synthesis Report a. Timing b. Utilization c. Power d. Schematic(Elaboration) e. Post-Synthesis Functioning Simulation f. Post-Synthesis Timing Simulation3. Test Bench 코드4. Simulation Result 5. Discussion a. Block Diagram b. 모듈 설명 제가 작성한 모듈 “problem_1(_structural / _dataflownew)” 은, HW #1에서 주어진 Truth Table을 구현한 코드입니다. HW #1에서 주어진 Truth.. 더보기 이전 1 다음
