FPGA 썸네일형 리스트형 [FPGA] Combinational Logic과 기초 Verilog 문법 익히기 (3) 이번 포스팅에서는 기본적인 Combinational Logic들을 살펴보도록 하겠습니다. 총 5개의 로직들이 있습니다. 함께 알아보시죠! 1. Half AdderSchematicTruth Table 첫 번째로 살펴볼 회로는 "Half Adder(반가산기)"입니다. Half Adder는 1비트 이진수 두 개를 더한 합(Sum, S)과 자리올림 수(Carry, C)를 구하는 회로입니다. Truth Table로 유도한 논리식과, 이에 따른 로직은 왼쪽 그림 Schematic과 같습니다. 2. Full AdderSchematicTruth Table 두 번째로 살펴볼 회로는 "Full Adder(전가산기)"입니다. Full Adder는 자리올림수 입력(Cin), 1비트 이진수 두 개를 입력받아 총 3.. 더보기 [FPGA] Combinational Logic과 기초 Verilog 문법 익히기 (2) 1. RC delay 발생 논리 게이트들은 트랜지스터로 구성됩니다. 이 트랜지스터는 전기적 동작에서 저항 성분을 보이는데요. 물론 이 저항은 매우 작기 때문에 없다고 취급할 수는 있으나, 존재하긴 합니다. 특히 최소 몇 기가 바이트의 속도를 요구하는 현대 시대에는 무시하기 어렵습니다. 또한 게이트의 출력 단에는, 트랜지스터의 물리적 구조로 인해 존재하는 Load capacitance가 존재합니다. 이는 트랜지스터가 금속 - 유전체 - 금속 구조를 기본적으로 갖기 때문입니다. 이렇게 Resistance와 Capacitance가 맞물리면서 RC 딜레이가 발생합니다. 즉, Input -> Output 간의 딜레이가 발생하게 됩니다. 이를 위한 해결책으로는, 트랜지스터(주로 MOSFET)의 width를 증.. 더보기 [FPGA] Combinational Logic과 기초 Verilog 문법 익히기 (1) 1. Combinational logic이란? 입력이 변경되었을 때 바로 출력값이 변하는 회로입니다. 실제로는 약간의 지연(delay) 후에 출력이 변합니다. Combinational Logic은 AND, OR, NOT 등의 논리 게이트로 구성됩니다. 실무에서 주로 사용되는 논리 게이트는 다음과 같습니다.논리 게이트동작Verilog 기호비고AND모든 입력이 1일 때만 1.A & B OR하나의 입력만 1이어도 1.A | B NOT1->0, 0->1~A XOR홀수 개의 입력만 1이면 1.A ^ B NANDNot ANDA ~& B가장 많이 사용.NORNot ORA ~| B XNORNot XORA ~^ B Combinational logic의 특징 중 하나는, 바로 "Time-independent"하다는 .. 더보기 2주차 : Data Flow vs Structural (Inverter 설계) 1. Verilog(RTL) 코드2. Synthesis Report a. Timing b. Utilization c. Power d. Schematic(Elaboration) e. Post-Synthesis Functioning Simulation f. Post-Synthesis Timing Simulation3. Test Bench 코드4. Simulation Result 5. Discussion a. Block Diagram b. 모듈 설명 제가 작성한 모듈 “problem_1(_structural / _dataflownew)” 은, HW #1에서 주어진 Truth Table을 구현한 코드입니다. HW #1에서 주어진 Truth.. 더보기 이전 1 다음
