VHDL 썸네일형 리스트형 [FPGA] Combinational Logic과 기초 Verilog 문법 익히기 (2) 1. RC delay 발생 논리 게이트들은 트랜지스터로 구성됩니다. 이 트랜지스터는 전기적 동작에서 저항 성분을 보이는데요. 물론 이 저항은 매우 작기 때문에 없다고 취급할 수는 있으나, 존재하긴 합니다. 특히 최소 몇 기가 바이트의 속도를 요구하는 현대 시대에는 무시하기 어렵습니다. 또한 게이트의 출력 단에는, 트랜지스터의 물리적 구조로 인해 존재하는 Load capacitance가 존재합니다. 이는 트랜지스터가 금속 - 유전체 - 금속 구조를 기본적으로 갖기 때문입니다. 이렇게 Resistance와 Capacitance가 맞물리면서 RC 딜레이가 발생합니다. 즉, Input -> Output 간의 딜레이가 발생하게 됩니다. 이를 위한 해결책으로는, 트랜지스터(주로 MOSFET)의 width를 증.. 더보기 이전 1 다음
